先進封裝延伸行業定義，龍頭封測廠商率先布局加固壁壘。相比傳統封裝，新形式正快速改寫封測行業以低門檻、低單價競爭為主，同質化程度高的行業特征。隨著IDM（垂直整合制造商）和晶圓廠入局，前、中道工藝的滲透不斷提升先進封裝技術壁壘。此輪技術革新由頭部廠家帶動，龍頭封測廠憑借資金實力和技術積累率先布局，我們認為其優勢有望在產能提升后進一步放大。

芯片封裝設計重要性提升。先進封裝突出了芯片器件之間的集成與互聯，設計廠商在芯片開發初始階段就需要考慮到含封裝在內、整個系統層級設計和優化?？紤]到先進封裝帶來更多的諸如散熱、機械機構等設計要點，EDA工具服務范圍得到拓展。Chiplet（芯粒）帶來硅片級別IP復用的新商機，我們認為IP廠商將充分受益。

國內中道設備材料已具備競爭實力，后道仍有較大國產替代空間。在設備端，封測產業雖然是我國半導體產業鏈中最成熟的環節，但后道封裝和測試設備、封裝材料的國產化率仍然較低，仍有較大替代空間。而隨著中道制造的快速發展，國內前道設備制造商已順利進入頭部客戶的產線并已形成較強競爭力。

風險

先進封裝技術研發不達預期；下游需求不達預期；行業競爭加劇。

隨著全球數字化普及，芯片總數量的增加使得封裝行業總體價值量增厚，消費電子、汽車及工業領域對數據傳輸速度和總量要求有較大提升，先進封裝需求提升。據Yole Development測算，2020年全球先進封裝市場規模已達300億美元，預計2026年可達475億美元，CAGR為8%，2026年先進封裝將超過封裝總市場規模的50%。具體來看，2020年倒裝、3D堆疊、扇出型封裝市場規模分別為247/20/12億美元，各占約80%/6%/5%，Yole預計到2026年細分市場規模分別達340/66/30億美元，其中，3D堆疊、扇出型市場規模增速最高，2020-2026年CAGR分別達22%/16%。

?3D堆疊3D堆疊有效解決了性能與功耗的取舍問題，可以實現大帶寬、低功耗傳輸，因此廣泛應用于人工智能、機器學習、高性能計算、數據中心、CIS和3D NAND領域中。

?扇出型封裝可以為芯片提供了更多I/O接口，因此能滿足更多數據連接通道。在數字化、智能化程度的驅動下，扇出型封裝能夠滿足移動和消費領域快速增長的數據傳輸需求。同樣地，扇出型封裝亦能滿足汽車智能駕駛算力提升對數據傳輸提出的需求。

圖表：先進封裝占總封裝市場規模之比有望在2026年超過50%

資料來源：Yole Development，中金公司研究部

圖表：2020-2026年全球先進封裝總市場及細分領域市場規模

資料來源：Yole Development，中金公司研究部

?制造端：先進封裝使封裝的定義得以延伸，前道工序的采用也使得先進封裝技術壁壘不斷提升，在后道工序中的作用愈發重要。先進封裝已成為封測代工行業繼續立足的必爭之地。此輪技術革新由頭部廠家帶動，頭部封測代工廠商與IDM、晶圓廠主導的寡頭局面或成行業新格局，率先布局先進封裝才有資格參與下一步的份額競爭，我們認為其先入優勢有望在產能提升后進一步放大。

?設計端：傳統形式中相對獨立的芯片設計與封裝設計之間聯系愈發緊密，先進封裝使得EDA工具應用向系統設計延伸。SiP、Chiplet、3D-IC等封裝形式建立了一個多芯片、元器件環境，芯片設計師需要在一開始就考慮到整個系統層級的設計和優化，也需要一套能夠使整個團隊都能參與設計的EDA工具平臺。我們認為，IP廠商也將充分受益于硅片級別IP復用—Chiplet（芯粒）帶來的新商機。

?設備端、材料端：1）目前，國內前道設備制造商已進入頭部客戶的產線并已形成較強競爭力。然而，封測產業雖然是我國半導體產業鏈中最成熟的環節，但后道封裝和測試設備的國產化率仍然較低，我們認為仍需關注后道封裝測試設備的國產化進程。2）此外，中道工藝對光刻膠、CMP相關材料的需求也在不斷上升。雖然先進封裝對引線框架和鍵合絲線的需求較小，但長期來看，我們認為，如QFN、TO等傳統封裝形式發展至今規?；a水平已較高，仍具備成本優勢，市場規模有望維持穩定增長。

圖表：先進封裝產業鏈概覽

資料來源：萬得資訊，中金公司研究部

過去半個多世紀半導體制造行業一直遵循著摩爾定律（Moore's law）的軌跡高速發展：集成電路上可以容納的晶體管數目在大約每經過18個月便會增加一倍。如今最先進的半導體制程已經達到5nm，借助于EUV光刻等先進技術，頭部公司還在向3nm甚至更小的節點演進。與芯片制程縮小對應，封裝的引腳間距也在不斷縮小，接口密度不斷提升。

圖表：芯片先進制程與封裝精度或在逼近物理極限

資料來源：Yole Development，中金公司研究部

物理極限或將制約芯片制程發展，摩爾定律成長速度放緩。當芯片制程發展到10nm時，晶體管柵氧化層的厚度只相當于十個原子的直徑，量子效應作用顯著。以量子隧穿效應為例，由于微觀粒子的波動性，勢壘將無法有效阻隔電子穿透，造成的漏電使得晶體管的效應難以控制。工藝制程持續微縮過程中，物理極限或將制約摩爾定律指導下的工藝制程進步。

經濟效益降低，先進制程硬件成本高企。晶體管的尺寸微縮使得通過增加晶體管數量提升性能的系統級芯片（System on Chip，SoC）成為可能，然而生產這些先進制程芯片的成本大幅增加，除了單片的制造成本以外，在開發階段也需要投入大量的研發成本，包括芯片設計、設備折舊、材料損耗等一次性支出。對芯片制造商而言，是日益加重的研發費用、資本開支負擔，以及低良率導致的低經濟效益；相應的，對芯片設計商而言，是日益增長的大規模集成電路設計成本、流片成本，以及技術不確定性帶來的產品上市時間滯后。

關于集成電路行業的發展主要有兩個主流方向，延續摩爾定律（More Moore）和超越摩爾定律（More than Moore）。延續摩爾定律主要指是在晶體管縮放技術上進一步探索，例如采用FinFET（鰭式場效應管）、GAA（Gate-All-Around, 環繞式柵極）等工藝。超越摩爾定律則是尋求更多樣性的功能實現方法，例如算法優化、系統設計優化、新材料以及制造方法等。為了實現系統效率最大化，芯片繞不開PPA（性能、功耗、面積）的評價體系，因此不管是延續摩爾定律還是超越摩爾定律，最終的落腳點仍是在有限的空間中實現更強的性能和更低的功耗。

先進封裝是超越摩爾定律方向中一條重要賽道，它能提供更好的兼容性和更高的連接密度，使得系統集成度的提高不再局限于同一顆芯片。具體來看，先進封裝的優勢在于1）優化連接方式，實現更高密度的集成；2）更容易地實現異構集成，即在同一個封裝內集成不同材料、線寬的半導體芯片和器件，從而充分利用不同種類芯片的新能優勢以及成熟制程的成本優勢。

傳統封裝技術本身對芯片的功能并不會產生實質變化。封裝主要起到三個功能：1）保護：保護封裝內的芯片，防止其受到灰塵、水汽等的破壞；2）嵌套：通過對芯片進行封裝放大物理尺寸，便于安裝到后續PCB板級別的系統上；3）連接：通過封裝對IO口進行定義和布置，實現芯片與外界的通訊。

與傳統封裝相比，先進封裝給芯片的功能拓展增加了可能性。1）功能密度的提升：先進封裝在功能相同的情況下，可以減少空間占用；2）縮短互連長度：傳統封裝中，引線穿過外殼和引腳需要數十毫米甚至更長，延時和功耗都比較可觀，先進封裝將互聯長度從毫米級縮短至微米級，使得性能和功耗都得以提升；3）實現系統重構：電子系統的構建亦可以在芯片級基板級進行，在封裝內部即可實現所謂系統級封裝[1]。

從歷史上看，較為通行的封裝技術分類的標準是按照芯片與基板的連接方式進行劃分，已經經歷了三代更新：通孔插裝時代、表面貼裝時代和面積陣列封裝時代。目前，全球半導體封裝以QFN和BGA等第三代成熟技術為主流，隨著芯片在算速與算力上的需求同步提升，封裝技術正式進入第四代，即堆疊封裝時代，集成化程度大大提高。

圖表：半導體行業封裝技術迭代歷程

資料來源：《基于SiP技術的微系統》，中金公司研究部

圖表：傳統封裝與先進封裝功能對比

資料來源：《基于SiP技術的微系統》，中金公司研究部

先進封裝技術的發展趨勢可以分解為3個分向量：1）功能多樣化：封裝對象從最初的單裸片向多裸片發展，一個封裝下可能有多種不同功能的裸片；2）連接多樣化：封裝下的內部互連技術不斷多樣化，從凸塊（Bumping）到嵌入式互連，連接的密度不斷提升；3）堆疊多樣化：器件排列已經從平面逐漸走向立體，通過組合不同的互連方式構建豐富的堆疊拓撲。先進封裝技術的發展延伸和拓展了封裝的概念，從晶圓到系統均可用“封裝”描述集成化的處理工藝。

圖表：先進封裝技術的發展趨勢

資料來源：Yole Development，中金公司研究部

點：Bumping（凸塊），邁向先進封裝第一步

Bumping工藝的雛形是倒裝芯片所需的焊球，而倒裝芯片一定程度上替代了引線鍵合，為此后產生的多種封裝形式提供了基礎。具體而言，倒裝（Flip-Chip, FC）是將芯片通過焊球直接與封裝基板上的接口進行連接，因芯片直接覆蓋在基板上而得名。相比傳統引線鍵合封裝，倒裝有三點優勢：1）在功效比上，可以減少引線帶來的寄生電容，有利于提高頻率、改善熱效應；2）在經濟性上，倒裝工藝相對簡單，成本相對較低；3）在空間上，倒裝可減小封裝體積，使得封裝成品得以與芯片尺寸相當，實現芯片尺寸封裝（Chip-Size Packaging，CSP）。

Bumping的制造過程與前道晶圓制造步驟相似，涉及光刻、薄膜沉積、濺鍍等工藝，但工藝特征尺寸較小，相對晶圓制造來說較為簡單，其加上Bumping在產業鏈中的位置介于前道晶圓制造和后道封裝測試之間，因而被稱作“中道”制造。隨著高密度芯片需求的不斷擴大帶來倒裝需求的增長，Bumping的需求將不斷提升。目前國內主要封測廠商如長電科技（長電先進）、通富微電、華天科技（華天昆山）、晶方科技等都已具備Bumping制造能力。

圖表：凸塊工藝流程

資料來源：華進半導體官網，中金公司研究部

點：TSV（硅通孔）實現立體集成

TSV（Through Silicon Via, 硅通孔）主要用于立體封裝，在垂直方向上為芯片起到電氣延伸和互連的作用。按照集成類型的不同TSV分為2.5D和3D，2.5D通孔位于中介層，而3D通孔貫穿芯片本身，直接連接上下層芯片。直接互聯上下兩片結構相同的芯片能夠實現大帶寬、低時延的數據傳輸，一定程度上消除了芯片外存儲器件總線速度慢、功耗高的缺點。這一特性與存儲器行業的需求不謀而合，因此TSV大量應用于高端Flash和DRAM堆疊中。因此，就存儲器而言，TSV已從封裝技術變為整顆芯片制造過程中的重要組成部分。

圖表：TSV的主要應用場景

資料來源：SK Hynix，中金公司研究部

層：RDL（重布線層）助力晶圓級封裝

RDL（Re-distributed layer）主要為2D平面上的芯片電氣延伸與互連提供媒介。芯片的I/O觸點通常分布在邊沿或者四周，直接進行芯片倒裝會因缺少引線或引線過于密集而導致連接受限，RDL則可將這些觸點重新布局到占位更為寬松的區域，并形成面陣列排布，以此減少后續的封裝或表面貼裝的難度。

RDL的優勢主要有3點，1）芯片設計者可以通過對RDL的設計代替一部分芯片內部線路的設計，從而降低設計成本；2）采用RDL能夠支持更多的引腳數量；3）采用RDL可以使I/O觸點間距更靈活、凸點面積更大，從而使基板與元件之間的應力更小、元件可靠性更高。

圖表：RDL結構示意圖

資料來源：《SiP與先進封裝技術》，中金公司研究部

RDL在WLP（Wafer Level Package，晶圓級封裝）和立體堆疊封裝中有廣泛的應用。根據重布凸點的位置，RDL可分為扇入型（Fan-In）和扇出型（Fan-Out）。扇入型封裝是將線路集中在芯片內部，主要用于低I/O節點數量和較小裸片工藝中；扇出型封裝技術采用在芯片尺寸以外的區域做I/O接點布線設計以提高I/O接點的數量。

圖表：扇入型晶圓級封裝與扇出型晶圓封裝示意圖

資料來源：SK Hynix，中金公司研究部

層：Interposer（中介層），堆疊封裝的連接平臺

Interposer是封裝中多芯片模塊或電路板傳遞電信號的一層平臺，通過引線/凸塊/TSV實現電氣連接。中介層可以由硅和有機材料制成，充當多顆裸片和電路板之間的橋梁，完成異質集成封裝。Interposer具有較高的細間距I/O密度和TSV形成能力，在2.5D和3D IC芯片封裝中扮演著關鍵角色。與RDL用于單顆芯片的重布線不同的是，Interposer主要用于連接多顆芯片與下方基板。

圖表：TSV與中介層構成2.5D IC

資料來源：《SiP與先進封裝技術》，中金公司研究部

WLP（晶圓級封裝）

晶圓級封裝與傳統封裝不同點在于切割晶圓與封裝的先后順序。傳統封裝工藝步驟中，封裝要在裸片切割分片后進行，而晶圓級封裝是先進行封裝再切割。晶圓級封裝能明顯縮小芯片封裝后的大小，契合了消費類移動設備，尤其是手機，對于內部高密度空間的需求；此外還能提升了數據傳輸的速度與穩定性。

圖表：晶圓級封裝流程示意圖

資料來源：SK Hynix，中金公司研究部

圖表：晶圓級封裝在智能手機中的應用

資料來源：Yole   Development，中金公司研究部

3D IC（立體封裝）

3D IC的初期型態是在封裝級別依靠傳統互連方法（鍵合/倒裝）實現垂直堆疊。與2.5D不同的是，3D通常含有芯片或器件之間的堆疊。在高性能計算芯片中，通過3D堆疊技術可以擴大內存芯片的容量、提升傳輸帶寬，同時由于堆疊中引線的減少，大大降低了消芯片中因數據傳輸造成的不必要的能量損耗，因此采用TSV工藝的3D IC大量運用于存儲器（SRAM、DRAM、Flash）、GPU、CPU中。

圖表：2.5D IC與3D IC堆疊方式示意圖

資料來源：Semiconductor Engineering，中金公司研究部

Chiplet（芯粒）

Chiplet是將單顆SOC芯片的各功能區分解成多顆獨立的芯片，并通過封裝重新組成一個完整的系統。與SoC芯片相比，采用Chiplet模式的優勢有：1）單顆芯片面積較小，可提高制造良率；2）可實現異構集成。

Chiplet的本質是硅片級別的IP復用。IP指芯片中特定的功能模塊，可以直接移植到設計和制造中。通常來說，IP分為軟、固、硬三類，對應VHDL硬件設計語言、門級網表、掩膜三種形態。Chiplet的出現，使得特定功能的IP不再局限于上述三種類型的交易、使用、制造，也可以通過直接購買晶圓進行封裝和測試，讓IP有了第四種形態，硅片。芯片設計公司可以按模塊根據性價比選擇所需工藝制程（包括第三方芯片），在研發上也可以減少重復支出，從而實現更好的成本控制和更快的上市時間（Time to market）。

圖表：以AMD霄龍系列芯片為例，Chiplet同時承擔功能拆分和異構集成的作用

資料來源：AMD官網，中金公司研究部

Chiplet還擁有較大的成本優勢。Chiplet的成本優勢主要體現在兩方面：1）異質集成允許在一部分功能模塊使用成熟制程，而只在與性能高度相關的部分使用先進制程，從而降低整體成本；2）相同制程下，1塊面積為S、包含T顆晶體管的裸片成本遠高于N塊面積S/N、包含T/N顆晶體管的裸片成本之和，此外，面積的減小也隨之帶來裸片良率的提升，進一步減少成本[2]。以AMD為例，采用了Chiplet技術的第2代霄龍EPYC處理器僅有核/緩存裸片（Core Cache Die，CCD）使用7nm制程，而專門用來處理跨片傳輸的IO Die則采用了12nm制程。若以64核第2代EPYC處理器的成本為基準，將第2代霄龍EPYC處理器各芯片的成本與對應單晶芯片的理論成本進行標準化對比，Chiplet成本幾乎可降低一半。

圖表：AMD指出理論上達到相同性能單顆7nm芯片標準化后的成本遠高于12nm與7nm Chiplet集成

資料來源：AMD官網，中金公司研究部

圖表：AMD霄龍處理器第一、第二代性能對比

資料來源：AMD官網，中金公司研究部
注：SPEC提供標準化性能評估，int針對整數運算性能，fp針對浮點運算性能

目前在Chiplet領域已有成熟產品的主要是AMD和英特爾，其中，AMD產品化進度較快。AMD專注于高性能芯片的設計與銷售，晶圓制造和封測主要交由臺積電和通富微電。2019年起，AMD從Zen 2架構開始采用Chiplet技術，基于Zen 2架構的產品（銳龍Ryzen 3000/4000系列、霄龍EPYC 2代在單/多核處理能力上均有很大提升，能耗比（Power efficiency）改善明顯。2021年6月，AMD發布了最新的3D Chiplet技術，展示的Ryzen 5000系列概念芯片在如游戲類應用場景中實現了約15%的性能提升。

圖表：AMD – Chiplet從出現到走向立體化

資料來源：AMD官網，中金公司研究部

英特爾在Chiplet上的優勢主要在于封裝層面互連技術積累較為完整。基于IDM的制造優勢，英特爾開發了EMIB和Foveros兩種封裝技術，分別對應橫向和縱向之間的連接。英特爾在實際產品上的應用進展相對較緩，目前較為成熟的產品種僅FPGA芯片Stratix 10采用了EMIB支持的Chiplet技術。2021年架構日，發布了Chiplet在處理器上的首次應用，服務器級處理器Xeon（至強），最高可通過整合4顆14核Chiplet實現56核同等性能，持續的投入代表了英特爾對Chiplet技術的肯定。

圖表：英特爾 – 對Chiplet片間傳輸有完整的封裝互連技術

資料來源：英特爾官網，《SiP與先進封裝技術》，中金公司研究部

Chiplet給全產業鏈提供了新的發展機遇：1）芯片設計企業能夠通過利用“硅片級IP”減少流片費用，降低芯片設計門檻；2）IP授權商有升級為Chiplet供應商的機會，從而提升IP的價值并有效降低芯片客戶的設計成本；3）芯片制造與封裝環節標準化程度大大提升，能夠通過增設定制化服務以Chiplet取代傳統ASIC模式，降低生產驗證周期，提升晶圓廠和封裝廠的產線利用率；4）標準與生態方面，我們認為Chiplet的普及將提高全產業鏈的標準化程度，有望建立起可互操作的組件、協議和軟件生態。

SiP（系統級封裝）

SiP也可與SoC芯片相對應，SiP與SoC的本質區別在于功能分塊的實現方式不同。SoC芯片是從設計角度出發，將系統所需的功能區高度集中到一顆芯片上，功能的實現通過IP核實現；而SiP是從封裝的角度出發實現功能分區和系統集成。具體來看，SiP是將多個具有不同功能的有源電子元件（通常是裸芯片）、無源器件及其他器件（MEMS或光學器件等）構成一個系統或子系統，并將多個系統組裝到一個封裝體內部，使其成為一個可以實現一定功能的單體封裝件。從連接方式上看，倒裝、扇出型和嵌入式（Embedded Die）是實現SiP的三條常見技術路線。

圖表：SiP的實現需以先進封裝工藝為基礎

資料來源：Yole Development，中金公司研究部

SiP能夠很好兼顧性能與空間，具有較高靈活性。SiP可以實現終端電子產品的輕薄短小、多功能、低功耗等特性要求，同時封裝級別元件的集成相比于Chiplet和SoC有更高的靈活性。以Apple Watch S4為例，SiP技術使其封裝面積從94.6mm2減小37%至59.94mm2（根據Yole）。因此，SiP在消費電子、可穿戴設備等輕巧型產品中大量應用。

圖表：采用SiP封裝的蜂窩網版Apple Watch S4相較于采用獨立封裝的非蜂窩網版面積減少了37%

資料來源：Yole Development，中金公司研究部

據Yole測算，2026年SiP封裝市場有望從2020年的140億美元增長至2026年的190億美元，CAGR超過5%，其中消費電子市場規模最大，2020年為119億美元，預計2026年增長至157億美元；受益于汽車行業電動化、網聯化、智能化、共享化發展，汽車電子SiP市場規模將從2020年的8億美元增長至2026年的13億美元，CAGR為10%。

圖表：SiP市場有望在2026年增長至190億美元

資料來源：Yole Development，中金公司研究部

SiP現有商業模式下產業鏈分工較為明顯，但存在潛在OSAT SiP和晶圓廠SiP模式。這兩種模式形成有兩方面原因：1）集成不同的功能模塊是SiP技術的核心特征，一定程度上構成了對傳統模組組裝技術的替代，因此現有的OSAT廠商通過SiP能夠向后延伸發展基板和EMS業務；2）SiP的實現需以先進封裝技術為基礎，部分先進封裝技術本身對于前道工藝也有一定要求，Yole認為晶圓廠也有望向后延伸發展OSAT和基材業務的可能。

圖表：SiP商業模式的潛在發展趨勢

資料來源：Yole Development，中金公司研究部

半導體行業已經基本實現分工精細化，產業鏈主要由設計、生產、封測等環節構成。先進封裝推動前后道工藝相互滲透融合分化出“中道”概念，也預示了行業新模式的可能：具有較高技術壁壘和技術積累的廠商會向上下游工序延伸。

頭部廠商率先布局或將形成強者恒強局面。先進封裝技術對芯片制造專業知識要求較高，新工藝的開發通常伴隨大額資本開支，頭部廠商憑借技術積累和資金實力可率先實現研發，緊跟技術發展，并逐步利用規模效應開拓市場。我們認為，先進封裝推動封測行業技術壁壘不斷提升，僅少數頭部廠商能夠承擔研發與量產成本，行業強者恒強的格局可能進一步分，由此可能引發新的兼并收購，導致全球封測市場集中度進一步提升。

圖表：前后道工藝融合，“中道”制造崛起

資料來源：Yole Development，中金公司研究部

先進封裝市場需求較大，頭部廠商憑借各自優勢入局，成為先進封裝行業的主力軍，其中，前道主要有英特爾、三星、臺積電，后道主要有日月光、安靠、長電科技、通富微電、華天科技等。

?臺積電：3D Fabric平臺充分發揮前道制造優勢

2012年臺積電在與賽靈思合作推出Virtex-7 HT系列FPGA的過程中（由4顆28nm FPGA芯片并排安裝在硅中介層）便開發了TSV、μBump及RDL技術，并將這一系列技術命名為CoWoS（Chip-on-Wafer-on-Substrate）[3]。隨后公司研發出InFO封裝，大幅降低了封裝體積[4]。2018年，臺積電又公布了系統整合單芯片（SoIC）技術，標志著臺積電已具備直接為客戶生產3D IC的能力。

圖表：臺積電3D Fabric技術構成

資料來源：TSMC Technology Symposium 2021，中金公司研究部

?英特爾：從EMIB到Foveros，意在實現“全方位互連”

英特爾作為IDM代表性企業，在先進封裝領域也不斷推陳出新，先進封裝也是英特爾IDM2.0計劃的關鍵點之一。2017年英特爾推出的EMIB（Embedded Multi-die Interconnect Bridge 嵌入式多核心互聯橋接）是其推進先進封裝的重要一步。EMIB封裝技術可以根據需要將CPU、IO、GPU甚至FPGA、AI等芯片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的芯片封裝在一起做成單一芯片，適應靈活的業務的需求。2019年，英特爾推出Foveros技術，開始將芯片豎直堆疊，進行橫向和縱向之間的互連，一定意義上實現了3D堆疊。緊接著，在2019年的SEMICON West上，英特爾又發布了Co-EMIB、ODI和MDIO等技術。

圖表：英特爾先進封裝技術發展過程

資料來源：英特爾官網，中金公司研究部

?三星：立足存儲器，從FO到2.5D&3D

除了在存儲器中大量使用堆疊封裝技術外，三星在高性能計算芯片上也正大力發展先進封裝技術。三星分別于2018年、2020年推出了I-Cube（2.5D）、X-Cube（3D）兩種封裝技術。其中，I-Cube作為異質整合技術，可將一個或多個邏輯芯片（如CPU、GPU等）和多個存儲芯片（如HBM）整合連接在中介層頂部，該項技術已使用到百度昆侖XPU并已量產，標志著三星晶圓制造業務領域已從移動設備擴展到數據中心；X-Cube則是使用TSV技術在邏輯芯片上堆疊存儲器芯片。2021年5月，在I-Cube2的基礎上，三星又推出了I-Cube4（集成4個HBM），旨在充分挖掘高性能計算機、AI、5G、云以及大型數據中心市場。

圖表：三星I-Cube（2D）與X-Cube（3D）示意圖

資料來源：三星官網，中金公司研究部

從營收規模上看，OSAT頭部集中效應明顯。2020年前5和前10名企業營收總和分別占前25名總營收的69%/83%，相較于2019年的68%/82%進一步提升。

圖表：2020年OSAT營收前25名廠商

資料來源：Yole Development，中金公司研究部

中國封測頭部廠家通過自主研發和兼并收購，已基本形成先進封裝的產業化能力，并在關鍵技術上（如Bumping、Flip-Chip、TSV和2.5D/3D堆疊技術等）實現了與國際領先企業對標的能力。以長電科技、通富微電、華天科技為代表的國內企業在推進高端先進封裝技術更加成熟的基礎上，繼續提升BGA、PGA、WLP和SiP等先進封裝形式的產能規模。

傳統形式中相對獨立的芯片設計與封裝設計之間聯系愈發緊密。先進封裝突出了芯片、器件之間的集成與互聯，設計廠商在芯片開發初始階段就需要考慮到含封裝在內，整個系統層級的設計和優化?？紤]到異構集成帶來更多的諸如散熱、機械機構等設計難點，EDA工具也需要為此搭建新的設計平臺。此外，我們認為IP廠商也將充分受益于硅片級別IP復用—Chiplet（芯粒）帶來的新商機。

先進封裝使得EDA工具應用向系統設計延伸。SiP、Chiplet、3D-IC等封裝形式建立了一個多芯片、元器件環境，其中不同芯片可能采用不同制程工藝、不同架構，同時還需加入高速互聯總線、接口IP、HBM內存，各模塊之間的連接也可能用到不同的材料，同時還增加了更多的電學、熱學、力學分析。因此，傳統封裝中的單芯片分析和建模方法并不能完全滿足以上需求，并使傳統流程中芯片設計工程師交付給封裝設計工程師的這一相對簡單的過程變的更加復雜，因此需要在一開始就考慮到整個系統層級的設計和優化，也需要一套能夠使整個團隊都能參與設計的EDA工具平臺。

與EDA整體競爭格局類似，先進封裝市場中龍頭公司的產品具備較強競爭力。其中包括Siemens EDA的Xpedition、Cadence的Allegro和Orbit IO以及Sigrity、Synopsys的3DIC Complier，Ansys基于其電熱學等物理分析優勢在先進封裝設計工具中快速開拓市場，另外還有基于AutoCAD的EPD、Zuken的CR-8000等工具。國內企業中，同樣瞄準3DIC封裝芯和半導體也擁有三維封裝和芯片聯合仿真軟件Metis，芯和半導體還與Synopsys合作打造了“3DIC先進封裝設計分析全流程”EDA平臺，以期為客戶提供開發、設計、驗證、信號完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案。

圖表：封裝設計結合了計算方法、物理分析、設計/排版，逐漸與系統設計相結合

資料來源：Cadence，中金公司研究部

中道制造的快速發展，國內前道設備制造商已進入頭部客戶的產線并已形成較強競爭力。然而，封測產業雖然是我國半導體產業鏈中最成熟的環節，但后道封裝和測試設備的國產化率仍然較低。SEMI預計后道封裝設備全球市場規模到2022年將達到70億美元，我國在封裝設備領域還處于起步階段，封裝設備的自給率僅5-10%，仍有較大替代空間。

傳統封裝是先進封裝的基礎，設備端替代空間較大。傳統封裝通常指先將晶圓片切割成單個芯片再進行封裝的焊線工藝，主要用到的設備包括背面減薄機、切割機、引線鍵合機、焊線機、模塑機、切筋成型機等。該市場主要被海外廠商占據，主要有日本DISCO（6146.T）、Accretech，美國BESI（BESI.AS）、K&S（KLIC.O），新加坡ASM Pacific（0522.HK）。國內廠商通過自研或收購資產，部分已成功進入頭部廠商供應名單。

先進封裝帶動中道設備需求。先進封裝技術中，Bumping、TSV和RDL等新的連接形式取代了傳統的引線鍵合，并且正不斷往更小更細的尺寸發展。因此與傳統封裝設備相比，先進封裝設備面臨更豐富的封裝功能、更細致的精度控制和更高的自動化水平等要求。以Bumping為例，其生產過程涉及清洗機、PVD設備、涂膠、光刻、顯影設備、電鍍設備、去膠機、刻蝕機、回流焊機等；以RDL為例，其生產過程涉及括光刻機、刻蝕機、濺射臺和CVD設備等；以TSV為例，需用到的設備包括刻蝕機、PEALD、濺射臺、顯影機、光刻機等。目前國內大多數前道設備廠商可以供應中道設備并已進入頭部封測廠商供應商名單并已形成批量出貨。

根據SEMI測算，全球半導體封裝材料市場將從2019年的176億美元增長至2024年的208億美元，2019-2024年CAGR為4%。細分市場中，市場規模占比最大的是封裝基板（32%），其次是引線框架（17%）、鍵合絲線（16%）、封裝樹脂（15%）、陶瓷材料（12%）。我們認為，先進封裝市場對于片間連接需求較大，基板總面積需求將迎來較大增長。據SEMI預測，2019-2024年，基板的復合年增長率將超過5％；WLP電介質將以9％的復合年增長率增長最快；晶圓級封裝采用的材料增速明顯快于其他種類，其中WLP電鍍化學品復合增速預計超7%，WLP電介質增速預期約9%；另外，中道工藝對光刻膠、CMP相關材料的需求也在不斷上升。雖然先進封裝對引線框架和鍵合絲線的需求較小，但長期來看，我們認為，如QFN、TO等傳統封裝形式發展至今規?；a水平已較高，仍具備成本優勢，市場規模有望維持穩定增長（SEMI預計引線框架市場規模2019-2024年增速在3%以上）。

封裝材料通常作為大型材料廠商電子材料的子業務，如美國陶氏化學、漢高，德國賀利氏，日本信越化學、住友化工、京瓷、村田等。國內企業起步較晚，目前在封裝材料領域影響力較弱。以封裝基板為例，根據集微網，2020年中國大陸封裝基板產值約14.8億美元（占全球產值14.5%），但其中內資企業產值僅5.4億美元。隨著國內半導體產業的發展，國內材料企業也已開始發力，部分材料廠商已進入全球頭部供應商隊列。

[1]李揚：《基于SiP技術的微系統》，2021年。

[2]Advanced Micro Devices: Pioneering Chiplet Technology and Design for the AMD EPYC? and Ryzen? Processor Families, 2021 ACM/IEEE 48th Annual International Symposium on Computer Architecture (ISCA), 2021.

[3]CoWoS是將芯片安裝到硅中介層上，通過中介層的高密度走線與下方的基板進行互連。

[4]InFO（Integrated Fan-out）是指在FOWLP工藝上的集成，可理解為多芯片的Fan-Out工藝的集成。

本文摘自：2021年10月11日已經發布的《半導體制造系列：先進封裝扮演更重要角色》

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