在全球缺芯、叩問產能的形勢下，在摩爾定律放緩的情況下，“制造”不僅是關鍵所在，更是命門——大量的市場需求、屈指可數的供應商、高筑的進入門檻、巨大的競爭壁壘，以及摩爾定律紅利工藝節點所剩無多的情況下，制造越來越成為產業發展的關鍵。

晶圓制造水漲船高

IC Insights今年9月發布的報告顯示，預計2021年晶圓代工市場總銷售額將首次突破1000億美元大關，達到1072億美元，增長23%。

晶圓制造繁榮的表象下，是財力和實力的競逐。

晶圓工廠的建設周期非常長，從宣布建廠到投入量產至少需要兩年。通常晶圓廠每層面積可達3-4萬平米甚至更多，相當于比6個橄欖球球場的面積還要大。而根據工廠的規模估算，每個工廠投入的金額至少是100-150億美元。并且，投資100-150億美元僅是起始投資，運營成本每年約為10-30億美元。而在摩爾定律指揮棒下，一個工廠每年還要進行固定資產投入，約為30-50億美元。

晶圓制造繁榮的背后，還有芯片日益凸顯的支柱地位。

今年很多從業人員都感同身受，由于疫情、電子化加劇等因素帶來的影響，特別是在汽車領域，芯片短缺現象非常明顯，汽車產量下降，行業由此營收減少2000多億美元，直觀反映了芯片這一支柱產業對行業經濟的重大影響。

再從芯片本身的生產流程來看，制造的價值在逐漸抬升。一塊芯片的誕生之旅始于研究，來自企業和學術界工程師、科學家開發了革命性的制程和封裝技術，經歷電路設計、物理設計，轉換成光罩模板，再到制造、晶片分揀、封裝測試、成品出貨，共需要六個步驟。

而第三步“制造”環節耗時最長，新一代制程技術的研發至少需要4-6年，且要達到大規模量產，良率90%以上。并且現在大規模制造所需要的最先進的邏輯電路制造技術，可能要在工廠經歷5個多月，2000多道工序，制造變得越來越復雜。

晶圓制程和先進封裝

界限日漸模糊

在日前的2021 IEEE國際電子器件會議（IEDM）上，英特爾發布了多篇論文，這樣的發文數量在往年并不多見。幾篇論文主要聚焦于在封裝、晶體管和量子物理學方面的關鍵技術突破，這些突破也表明了英特爾為繼續推動摩爾定律演進，正在開足馬力對前沿領域進行探索。

首先，一個重要的研究方向就是核心的微縮技術。英特爾的研究人員概述了混合鍵合互連中的設計、制程工藝和組裝難題的解決方案，期望能在封裝中將互連密度提升10倍以上。今年7月，英特爾宣布計劃推出Foveros Direct，以實現10微米以下的凸點間距，使3D堆疊的互連密度提高一個數量級。為了使生態系統能從先進封裝中獲益，英特爾還呼吁建立新的行業標準和測試程序，讓混合鍵合芯粒（hybrid bonding chiplet）生態系統成為可能。

英特爾制造、供應鏈和營運集團副總裁、戰略規劃部聯席總經理盧東暉博士對<與非網>表示，制程節點之所以重要，其實還是摩爾定律的魅力。更高的組件密度，能帶來更小的IP占用面積，讓芯片功能更好、能耗更低、功效更高，從而實現更快速的運算，更高的動態范圍，提高空閑時的能效，提高滿負荷的最大速度。

那么，為什么要在互聯密度上孜孜以求？

從技術層面來看，標準封裝到嵌入式多管芯互聯橋接或 EMIB，封裝中將包含更多模塊或晶片，凸點間距會越來越小，從100微米凸點間距變為55微米甚至36 微米。英特爾的Foveros開始將芯片堆疊在一起，研究橫向和縱向之間的互連，其凸點間距是50微米，這將使每平方毫米約有400個凸點。

在未來，英特爾想要做的是縮減到大約10微米的凸點間距，并達到每平方毫米10,000個凸點，這樣就可以在兩個芯片之間實現更多的互連，從而能夠提供更小、更簡單的電路。這樣就可以實現一個更為簡單的電路，不必做扇入（fan-in）和扇出(fan-out)，可以使用更低的電容，也可以降低該通道的功耗。

目前，手機的計算能力遠遠超過了20年前主流的數據中心，同時，汽車的電子化、家居的智能化等等，這些變化對芯片的要求只會越來越高。

“順應這些趨勢，緊隨而來的就是大量的計算，而摩爾定律意義就是繼續推進與加速計算功能優化”， 盧東暉博士表示，“用戶正在尋求更高級別的定制以滿足日益增長的特定市場需求，這未必需要最小和最先進的芯片，這意味著半導體公司可以優化制造來平衡客戶的需求和晶圓成本，而將更多不同的節點或IP組合，在不同的制程或節點上混合集成，就可以為特定需求進行深度定制。”

盧東暉博士認同，先進封裝絕對是將來的主流技術之一，并且晶圓制造與先進封裝之間的界限正越來越變得不那么截然。他以IEDM發表的論文中一個重大突破舉例，芯片封裝原有的一些工序，所需要的潔凈度是1萬級，但是新技術需要100級。因為傳統封裝尺寸很大，1萬級就意味著在一個潔凈室里，每立方米大于0.5微米的顆粒數要低于1萬，而100級的話就是要低于100，相差100倍。原有組裝廠的潔凈室環境是無法實現這一要求的，未來，封裝廠的升級方向會逐漸向晶圓廠的要求靠近，先進封裝廠跟晶圓廠的區別越來越小，例如現在新的先進封裝必須要100級的潔凈室，其實和晶圓廠的要求是一樣。

先進封裝

助力芯片走向深度定制

芯片從單晶片集成SoC，正在向集成GPU、CPU、I/O等多晶片的方向發展。未來，在單獨的IP層面/小芯片層面進行驗證將成為趨勢。

隨著每個獨立的IP占用更小的區塊，一定空間內所能集成的區塊/IP將會越來越多，這意味著可實現的IP功能更多，可復用的IP更多?？梢灶A見的是，通過先進封裝的提升，未來的半導體產品將越來越走向深度定制，這也是產業界致力于異構集成的真正原因。

盧東暉博士強調，未來，先進封裝起到的將是重新架構的作用。這不同于傳統的封裝，只是在芯片裝完之后防水、防塵、滿足散熱要求等。

隨著芯片的功能越來越多，僅集成在一個芯片上的成本非常高，有些功能模塊可能不需要更新制程，有些功能模塊可能需要非常先進的制程，所以最好的辦法是把不同的功能模塊根據自身技術分開，然后封裝在一起，這樣可以利用局部優化，來達到在封裝層面上的重新架構。對用戶而言，體驗是一樣的，依然還是一個芯片，但是對于制造商而言，這樣可以更加優化成本，也可以更加優化電路設計。

沿著英特爾的制程路線圖來看，可以看到在FinFET時代的后期階段，從SuperFin 10nm到Intel 3，EMIB 2.5D和Foveros Direct HBI等先進封裝技術將在技術演進中發揮重要作用。

并且在Intel 3之后，將會由FinFET進入Gate All Around（GAA）時代。根據英特爾今年定下的目標，到RibbonFET這個階段，也是2024年之后，要重新奪回制程技術的領先地位。英特爾目前在醞釀的黑科技有哪些？

從最新公開的資料來看，3D CMOS是一個重要方向。通過GAA RibbonFET（Gate-All-Around RibbonFET）技術，英特爾希望堆疊多個（CMOS）晶體管，實現30%至50%的邏輯微縮提升，通過在每平方毫米上容納更多晶體管，以繼續推進摩爾定律的發展。

并且，為了克服傳統硅通道限制，英特爾正探索用僅有數個原子厚度的新型材料制造晶體管，從而實現在每個芯片上增加數百萬晶體管數量。在接下來的十年，實現更強大的計算。

寫在最后

越來越多的半導體產品正在從SoC向片上封裝系統轉變。未來，在不同制程節點上“混搭”獨立的芯片或單元，并使用先進封裝技術將它們集合在一起，已經成為顯著趨勢。

目前業界幾家主流的制造商，雖然在命名方式上有所不同，臺積電叫Chiplet小芯片/芯粒，英特爾叫3D packaging（3D封裝）或advance packaging（先進封裝），其實意義基本一致。未來的方向，首先先進封裝確保了芯片設計不再局限于必須只用一種制程技術；其次，它可以給用戶提供更大的定制化要求，滿足未來多樣化的產品需求。

據市場調查公司Yole，全球先進封測行業的市場規模將繼續增長，預計從2020年的260億美元增長到2025年的380億美元，年均復合增速達到8%。先進封裝將成為全球封測市場的主要推動力和提升點，同時，先進封裝相較于傳統封裝具有更高的附加值，也已經成為晶圓制造的價值高地。

英特爾在IEDM 2021上披露的突破性進展，顯示出實現半導體價值高地的路徑還包括：在300毫米的晶圓上首次集成氮化鎵基（GaN-based）功率器件與硅基CMOS，以及利用新型鐵電體材料作為下一代嵌入式DRAM技術的可行方案。此外，還展示了首例常溫磁電自旋軌道（MESO）邏輯器件，這表明未來有可能基于納米尺度的磁體器件制造新型晶體管；同時還有300毫米量子比特制程工藝流程，該量子計算工藝不僅可持續微縮，且與CMOS制造兼容，也是未來研究的一個重要方向。